西门子系统集商-上海焕拓自动控制有限公司

新闻内容

当前位置:西门子PLC > 新闻内容 > 如何设计高精度并且可靠的4 > 正文

如何设计高精度并且可靠的4

西门子新闻内容   查阅次数:6093   更新时间: 2020-03-17 17:25

使用4-20mA模拟量进行通信时,无论是发射端还是接收端的电路设计,相对于数字通信都会比较复杂,那为什么还要使用呢?本文将结合设计案例带你了解4-20mA通信。

1、为什么使用4-20mA通信?在远距离、复杂的工业现场应用场合常常伴随有较大的干扰源,磁场辐射干扰、传导干扰等,如果使用传统的数字通信容易受到干扰,因为接收端的输入阻抗无穷大,在受到微弱噪声信号干扰后,会产生较高的电压噪声,不利于数据传输以及接口的安全使用规范。而使用模拟量进行通信时,由于耦合的噪声信号较为微弱,通常为nA级别,则不受此影响,而且电流源驱动没有线压降问题。

2、4-20mA代表了什么数据意义?基于国际标准文件提出的《过程控制系统用模拟信号:直流电流信号》中规定了4-20mA信号为首选直流电流通信信号,如表一:直流电流信号范围所示。文件中规定在采用4-20mA通信信号的情况下,4mA代表原始数据的0刻度,20mA代表原始数据的满刻度,0mA作为断电、断线检测。

如远端pT100热电阻温度监测系统,通过4-20mA通信方式将远端现场数据传回pLC,实现对现场温度变化监测。pT100的测量范围为-200-850℃,则4mA代表-200℃,20mA代表850℃,实际温度计算公式如下:T=℃/mA*-200℃,其中:T为当前测试温度;I为当前采集电流;一般用低于2mA代表热电阻测温模块系统断电或者通信线路断线。

3、4-20mA通信系统的一般电路设计。4-20mA模拟量通信电路如图:4-20mA通信电路架构所示,应用现场前端由传感器组成,经由变送器将非标准的传感器信号转换为标准4-20mA通信信号,再发送到远端控制设备,由接收器接收上传至pLC控制端。

目前市面上有较多的传感器设备或者执行器的成品模块已经集成了4-20mA通信功能,用户只需要自己搭建接收模块即可。接收模块正如下图:4-20mA通信电路架构所示,包含了采样器、信号调理电路、ADC以及MCU。

但如果4-20mA通信携带的是一个高精度、数据范围比较宽的数据时,接收模块精度达不到0.1%,则会引起数据传输误差,发挥不了传感器性能,那怎么去确保接收模块的采样数据准确呢?

4-20mA通信电路架构,首先我们分析一下接收链路可能导致采集精度误差的原因:采样电阻的初始精度以及工作在极限环境下时,电阻温漂引起采样电压的漂移;调理电路,该电路限制采样精度的因素比较多,如运放的失调电压、输出噪声、衰减或增益网络误差引起ADC端的电压采集误差;

ADC单元电路误差,如基准漂移、基准噪声,电源噪声、pCB布局等这都是外部影响ADC转换精度因素;ADC自身所带来的转换精度误差,如ADC的失调误差、增益误差,无噪声分辨率低、积分非线性差等问题,带来转换精度误差。

为了缩短用户的开发周期, ZLG推出了一款带有隔离功能的高精度模拟量采集模块一次性解决了如上所有问题。该模块在设计上,考虑了如上的所有因素,采用极低温飘的电阻,号称零漂移的运放,24bit分辨率的ADC,在极优的参数下选取最具性价比元器件,并优化layout走线布局等实现以最小体积达成8通道测量。同时,每个模块出厂均通过严格的测试校准,保证出厂的每个模块都能达到指标要求。

TpS08U典型电路只需简单的外围电路就可以实现8通道的模拟信号采集,精度0.1%。模块电源采用3.3V供电,通信接口SpI,同时,模块集成了电源及通信隔离电路,尺寸大小长*宽*高:31.8mm*20.3mm*6.5mm。详细资料可向当地销售获取。

在设计中如何才能降低DDR信号之间的串扰

让你评估高速串行信号的串扰,你会说它们的串扰在-40db以下,没什么影响。但是如果让你评估像DDR这种并行信号的串扰,你说DQ0和DQ1的串扰-30db,DQ1和DQ2的串扰-25db,DQ2和DQ3的串扰。

根据以往的经验,今天大家都会怀着无比沉重的心情来到公司上班,高速先生也表示深深的理解哈,所以今天的文章是非常的简洁而形象的,以便满足大家今天不想多动脑的欲望。记得前几篇文章提到过人工智能的话题,我们就接着说一点技术上的东西哈。在人工智能迅速冒起的热潮中,作为核心算力的DDR模块无疑出了一次很大的风头。因为在追求超大算力的情况下,人们对DDR的容量和速率要求越来越高。

我们高速先生接触的算力卡一块比一块小,但是板内的DDR模块却有越来越多的趋势,动不动就上4通道、8通道,甚至更多。而且在颗粒数量不断提高的同时,我们要求的速率基本也越来越高,基本都是2400Mbps起步,最高的有做过3200Mbps的。加上板子密度越来越小,从我们这一年多以来接触的各种DDR的设计来看,可以毫不夸张的和大家说,现在DDR的设计难度可能已经超过了很多人的想象了。

做过DDR设计的同行都知道,在非常密的颗粒排布下,想成功的把所有的信号拉出来可能都要去条命,然后导通之后还要把手抓稳去做抖一下就让你想剁手的等长,当你以为可以收工的时候,客户还要抱着看上去和你商量的态度说你的间距能不能再拉开一点。

我们的设计工程师是非常严谨的,能拉开1mil也是爱的,虽然可能自己也不知道辛辛苦苦拉开的1mil到底有什么用,就好像做等长的时候辛辛苦苦做的2mil等长有什么用是一样一样的。

一般的结果都是这样的:我们工程师经过不断挣扎之后,时间也去得差不多了,客户也终于体谅了我们工程师的痛苦,大家终于强行达成了共识:辛苦了,要不就这样好了。终于,不用再做更严格的等长了,终于不用再拉开0.5mil的间距了。虽然客户的内心是在想:其实应该还可以继续。

那等长做好了,间距也看起来不能再拉开了,交给我们SI成员进行仿真,在我们的眼中这样的一组数据信号的结果已经是非常不错了。大概是这样的:

从这组数据信号眼图的Aperture来看,整个高低电平的裕量是非常大的,这样的眼图在实际调试肯定是pASS的。但是如果我把一些point标出来让大家再看同一个眼图的话,你们可能会觉得有点惊讶:为什么我的等长都做到了2mil,间距也已经拉开到不能再开了,但是看这组数据的延时居然差了快50ps,电平上面的幅度振荡也超过了100mV。

数据信号是严格点对点的信号,我们的阻抗是40欧姆,然后我们的芯片驱动和芯片接收的ODT也是40欧姆,那说明了这样的延时和电平振荡并不是由阻抗不匹配的反射造成的。那这个时候我们又把目光集中到了很难分析的串扰了。从我们的专业角度来看,的确是串扰要背这个锅。在这里我们不说一些很复杂的理论和公式,我们仅以下面的几张图来让大家理解串扰到底是怎么影响到我们的电平振荡和延时的。

再回到我们上面的一组DDR数据信号,对于他们而言就更复杂了,一组8根DQ加上DM信号都有着不同的码型,互相之间的串扰影响就导致了他们的眼图呈现出不同的延时和电平振荡了。其实理论可能很复杂,但是他的表现形式就是这样的。总之,对于像DDR这种并行信号的串扰,还是在时域的角度上去分析会更直观和有说服力。当然难度也摆在这里,你必须把整组信号乃至整个通道的信号一起分析,才能得到串扰影响的最大化。

所以呢,我们做了5mil甚至更小的等长和上面仿真波形的50ps来比,真的是很微不足道。实际上串扰在DDR模块里的确会有更为严重的影响,试想一下,我们在高速串行信号里面5mV的串扰都觉得非常大了,在DDR模块里居然能有上百mV。当然两者还是有很大差异的,高速串行信号的眼图裕量目前和DDR相比还是小很多,一般只有100mV以内,我们目前的DDR系统的高低电平的裕量有几百mV,而且DDR的速率也决定了走线的损耗基本对它没太大的影响。

所以我们对100mV的串扰结果还是可以接受,而且从整个波形来看,裕量也还是很大。但是随着DDR的电平越来越低,相应的裕量肯定也会越来越小,到那时候串扰可能就会影响很严重了。